最新10月16日消息，IBM与西门子宣布展开合作研究，推进IBM今年早些时候发布的nanostack（纳米堆叠）晶体管架构。

按照现在的路子，芯片性能靠两个方向挤：一是把晶体管做得更小，二是把它们在平面上排得更密。

前一个方向快碰到物理极限了，行业开始把重心转向第二个，既然平面没地方了，那就往垂直方向要空间。

华为提出的韬定律说的正是这件事：平面缩放撞墙之后，芯片只能靠往上堆叠来提升性能，但堆叠的代价是每加一层性能提升都伴随着成本同步上涨。

nanostack的做法是把基于纳米片的晶体管垂直堆叠起来，并且每一层横向错开排列，这样同一个指甲盖大小的面积里可以塞进接近1000亿个晶体管，这个成绩还是在当前的7埃（0.7纳米）工艺节点上跑出来的。

堆叠还解决了另一个问题，平面排列时所有晶体管只能共用一种材料，而分层之后每一层可以用不同的材料组合，性能和功耗可以各自单独优化。

今年早些时候IBM演示了nanostack架构的可行性，现在要解决的是怎么把它做到能量产、成本压得住的状态。

西门子在这块能提供的东西很具体，电子设计自动化（EDA）软件、仿真工具、光刻优化方案和先进制造软件，这些恰好是芯片从设计走到量产之间那道坎要用的东西。

这次合作的核心是建虚拟模型，芯片造出来之前先在电脑里把nanostack的物理结构建一遍模型，用来评估性能、优化设计，把制造上会遇到的难题提前暴露出来，而不是等流片（投片生产）之后才发现问题，这也解释了为什么找的是西门子而不是台积电——Siemens EDA是全球三大EDA厂商之一，芯片设计工具这块正是它的主场。

按计划，双方会把这个方法用在nanostack和它后续的世代上，一直推到超过当前的7埃节点。

不过堆叠这笔账最后谁付，是决定它能不能成真的关键，按目前的技术路线，一颗芯片上堆的层数越多，良率就越低，每一层都是一道可能出错的工序，几十层叠起来之后总良率会被反复拉低，这部分成本最终会落在芯片售价上。

再加上更先进的封装设备和更低的良率率带来的固定成本，堆叠换来的性能提升有多少能被消费者以可接受的价格拿到，目前没有答案。

这也是为什么IBM选择先和西门子做模型而不是直接宣布量产，先把成本问题算清楚，再谈产能。